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SiP芯片封装中2.5D/3DSiP所需的六大互连技术与SiP芯片封装清洗介绍

合明科技 👁 2256 Tags:SiP芯片封装倒装晶圆级封装

SiP涉及到许多互连情况,例如芯片与芯片、芯片与基板以及基板和PCB之间,互连保证了电信号的传递,事关信号传输以及封装整体的稳定性,传统的封装互连方法主要是引线键合以及微焊点连接随着对封装集成度要求的增加,逐渐出现了倒装、晶圆级封装、硅通孔等一系列先进封装互连技术.本节主要介绍2.5D/3DSiP所需的互连技术.

  1. 倒装连接基于封装密度的提高以及信号传输路径的考量,倒装芯片技术在电子封装中得到了各种应用.与传统的引线键合相反,在倒装芯片封装中,硅芯片的有源侧面朝下,并通过焊点或凸块连接到基板,如此以来减小了单个芯片的占地尺寸,并且大大缩短了信号传输路径与引线键合相比,倒装芯片在输入/输出密度、电气性能、尺寸、生产成本和热性能方面无疑更具优势.

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在技术要求上面,倒装芯片封装带来的主要挑战是由于焊料凸块、硅芯片和有机衬底之间的CTE不匹配而导致的热机械应力积聚,随着电子设备的持续使用,芯片封装的互连焊点会经历热循环,最终会导致疲劳或电气故障.这种CTE失配问题有两种解决思路:焊料成分人手和通过底部填充(Underfill)工艺解决.锡铅焊料是电子封装中常用的焊点材料尽管Pb和富含Pb的金具有凸块焊料最理想的特性之一,但是鉴于环境保护问题,含铅焊料逐渐被摈弃.目前对于无铅钎料的研究大多集中于寻找共晶锡铅合金的替代材料上.目前常用的无铅焊料为富Sn合金焊料,比较受青睐的有Sn-Ag和Sn-Ag-Cu 系合金.通常,为了改善焊点机械性能和稳定性,心片和基底之间的狭窄间隙填充有UUnderfill流体,Underfill一般是环氧树脂与熔融二氧化硅填料的均匀混合物,它将重新分配热机械应力,使其远离互连,在固化后,填充凸块阵列间隙的Underfill将化学硬化以形成封装凸块的保护层.


 2.晶圆级封装


传统的封装发生在晶圆被切片之后,而晶圆级封装是对晶圆先封装后切片.晶圆级封装的优势是大大减小了封装的尺寸,使其能够与裸片尺寸一致,从而达成芯片封装小型化、轻量化的目标.此外,晶圆级封装通过重布线层(RDL)将裸片上的接口引出,因此,相较于普通封装工艺,晶圆级封装减少了一层基板的使用.晶圆级封装又可分为扇入型晶圆封装(Fan-in WLP)和扇出型晶圆封装(Fan-out WLP)两种,如图7所示,二者的区别在于RDL上的I/O数量是否超出裸片面积范围.对扇人型晶圆级封装来说,I/O 分布不超过芯片的覆盖面积,因此,裸片面积占据了封装面积的 100%.随着需求的增加,芯片所需的I/O 接口数量增多,扇人型品圆级封装所能支持的I/O 接口有限,因此,需要 RDL将 I/O扩展到裸片面积以外,这就是扇出型晶圆封装.


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图7 扇入型和扇出型晶圆封装示意图


2.1 RDL 技术


无论是扇人型还是扇出型晶圆级封装,RDL技术在其中都是不可或缺的,RDL将IO接口重新排布,并将信号传递至焊点(Solder).RDL是在晶圆表面沉积金属层和绝缘层形成相应的金属布线图案,采用高分子薄膜材料和ACu金属化布线对芯片的I/O焊盘重新布局成面阵分布形式,将其延伸到更为宽松的区域来植锡球.在2.5D封装的Interposer中RDL也发挥着作用.可以说,在先进封装中,RDL发挥着很重要的作用。

为了提高焊点的可靠性,对 RDL进行精心的设计是必要的.RDL改进的思路之一是在焊料和硅芯片之间添加一个缓冲层,例如有研究者设计了一种聚合物上焊点结构,如图8所示.可以看到,RDL上方和下方都有两个介电层,这将提高互连强度,因为聚合物介电层可以使芯片和PCB之间的应力得到缓冲.此外,RDL提升的另一个思路是RDL与焊点材料配合,共同来提高互连的可靠性

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图8 聚合物上焊点结构的RDL示意图

2.2扇出型晶圆级封装

扇出型晶圆封装可以调整RDL来适应大数量接口的需求,并且其封装尺寸也更小,这些特征有助于封装结构的热性能和电性能.扇出型晶圆级封装的这种特点使其在5G毫米波器件的封装中广受关注.


嵌人式品圆BGA(eWLB)是扇出式晶圆级封装最著名的应用.英飞凌首次报道了扇出晶圆级封装(Fan-out Wafer-level Package,FOWLP)技术及其eWLB,并提出了天线集成封装.eWLB 具有扇出型封装的所有优点,例如小的封装面积、允许大数量I/O接口、功能性更强等特点.但是对于5G集成天线封装来说,eWLB只有单面RDL,这限制了天线的设计.设计双面 RDL的扇出型晶圆封装是十分必要的.eWLB的提出之始并未受到重视,因为彼时的芯片 I/O数量一般小于500,再布线的线宽线间距也相对较大,且随着先进封装技术的发展,扇入型晶圆级封装已能够达成需求.但是随着5G 时代的到来,对封装的要求进一步提高,扇出型品圆级封装开始走上舞台中央.2016年,台积电在先进封装技术上近十年的技术沉淀,开发出了集成扇出型(Integrated Fan-Out,InFO)封装技术,这项技术被苹果成功应用于苹果iphoness7系列手机的应用处理器.这之后,苹果的每一代产品均采用InFO技术.集成扇出型封装技术的优势在于可省去载板,综合成本较传统的叠层封装(Package on Package,PoP)降低约 2~3 成以上,节省芯片封装的成本,并可应用于手机AP或其他RF电源管理 IC等大量应用场景.台积电的成功将扇出式晶圆级封装重新带回人们视野,各大厂商也开始着力布局扇出型封装.


3.硅通孔(TSV)技术

TSV在垂直封装堆叠中具有着广泛应用,它在三维先进封装的飞快发展中功不可没.在3D封装中堆叠芯片之间通过TSV互连,使电信号得以导通,在2.5D封装中尽管没有出现芯片堆叠,但是TSV是2.5D 封装所需的 Interposer 的必要技术.TSV 的诞生让垂直堆叠多个芯片成为可能,它是通过硅通道垂直穿过组成堆栈的不同芯片或不同层实现不同功能芯片集成的先进封装技术.TSV主要通过铜等导电物质的填充完成硅通孔的垂直电气互连,减小信号延迟,降低电容、电感,实现芯片的低功耗、高速通信,增加带宽和实现器件集成的小型化需求.TSV提供了硅片内部垂直方向的电互连.
按硅基底至TSV中心来分,TSV有3个部分,即介电层、阻挡层和填充物.金属填充TSV需要介电层以与周围的Si基底充分电隔离.介电层的工艺要求包括良好的台阶覆盖率和均匀性、无漏电流、低应力、更高的击穿电压等.用于介电层的材料通常是 SiO2,、Si3N4.紧挨着介电层的是阻挡层,以防止Cu原子在需要 400 ℃ 温度的退火过程中从 Cu TSV扩散.此外,阻挡层充当介电层和Cu层之间的粘附层,用作阻挡层的常见材料是Ti、Ta、TiN 和 TaN.TSV的中心区域则是导电填充物,通常是Cu、多晶硅、W 等导电物质.
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在技术实现方面,TSV形成技术主要有激光钻孔、Bosch 深度反应离子刻蚀、低温深度反应离子刻蚀以及各种湿化学刻蚀的方法.在这些方法中,Bosch深度反应离子刻蚀(即博世工艺)是目前应用最多的方法.根据TSV的制造流程,又可将TSV分为先通孔(TSV-first)、中通孔(TSV-middle)以及后通孔(TSV-last).由于每种 TSV 在制造流程中所处的位置不同,其用途以及填充材料也具有显著差异例如,先通孔是在互补金属氧化物半导体(CMOS)工艺开始之前形成 TSV,为了在随后的高温CMOS工艺中生存下来,多晶硅是通孔填充的导电材料的选择.中通孔是在CMOS 工艺之后,但在互连层之前形成 TSV,在不需要在高温CMOS 工艺中生存的情况下,可以使用铜来填充通孔,以利用其电气性能.但是当铜的 CTE 和高纵横比孔中的铜孔镀层中的空隙引起关注时,钨(W)和钼(Mo)中通孔填充也是选择.最后一种是在半导体品圆工艺完成后形成TSV.由于典型的后通 TSV 是大尺寸的,因此,Cu是典型的通径填充材料.
4.天线封装的解决方案
近些年来,由于 5G 技术的发展,低时延、高速率大容量万物互联等要求对智能手机等5G运用场景提出了很大的挑战.天线方面,5G 毫米波在传输过程中极易损耗,如何减小路径损耗、如何实现高速率大容量的传输以及如何在缩小天线尺寸的同时提高功效等问题亟待解决,传统的天线采用分离式封装策略,然而在高频下,天线和射频芯片的分离封装面临着互连损耗过大和集成密度低的问题,这就导致系统性能下降,难以实现未来通信的大规模系统集成.天线和RF前端器件的共同设计和共同封装,封装天线(Antenna in Package,AiP)、片上天线(Antenna on Chip,AoC)等天线的集成封装方案被广泛认为是毫米波及以上波段通信系统的可行解决方案.

5.封装天线(AiP)


AiP技术是将一元或多元天线集成到封装内部天线技术,其典型方案是采用集成电路封装工艺AiP 依靠 3D 封装技术,大大缩短了馈线长度,从而降低了互连损耗,提高了系统电源效率.AiP的优点在于它在单独的基板上实现,独立于RF芯片,且该基板可以专门用于辐射元件及其馈线,也可以充当收发器组件和异构集成的封装.

总的来看,AiP有两种结构:一种是倒装芯片结构,一种是嵌入式芯片结构.倒装芯片结构中,芯片采用倒装技术被与基板一侧连接,而天线阵列被布置在基板的另一侧.嵌入式芯片结构中,芯片嵌入基板内部,而天线阵列被布置在基板一层.由此可见,AiP 技术的关键在于先进封装互连技术与基板材料的选择这两方面内容已在上文中阐述,在此不再赘述.

目前,AiP正被广泛应用于毫米波器件,被认为是未来毫米波天线封装的最佳解决方案.Gu等人在基站用有机层压基板的AiP方面取得了开创性进展他们设计了一个包括64个阵列嵌入式天线的芯片AiP.天线阵列在Tx模式和±40°扫描范围下,等效全向辐射功率(EIRP)超过50dBm.在产业化应用方面目前一些企业,包括IBM、Intel、Samsung等均已开始将 AiP 作为其产品的天线封装方案.


6.片上天线(AoC)


片上天线是采用片上金属化连线工艺集成制作的天线.AoC 技术与 AiP技术最根本的区别在于,芯片上天线没有与射频电路(RF)封装在一起,所以射频电路不存在任何形式的互联,天线自己的功能结构基于单个模块上.其次,与 AiP相比,AoC 更小,只有几平方毫米.然而,AoC的缺陷在于,对于硅基AoC 而言,衬底的高介电常数图片和低电阻率严重降低了匹配带宽和辐射效率.


有研究者提出了一种亚太赫兹应用的硅基高增益AoC技术,高增益是通过使用孔径馈送机构激励天线来实现的.对天线的测试结果表明,所提出的片上天线在0.290~0.316THz范围内的反射系数小于-10dB,最高增益和辐射效率分别为11.71dBi和70.8%.由于 AoC 技术难度上的问题,目前 AoC是天线封装研究较少的一个方向.基于此,有学者提出并演示了一种基于聚酰亚胺层的片上天线,该天线工作在 0.600~0.622THz的太赫兹区域的高频带上.有研究人员指出,在100GHz~1THz的频率下,AoC将是天线封装的一个有吸引力的选择方案.以此来看,对于适用于未来更高频段的毫米波AoC技术的成熟化,仍任重道远.


7.SiP芯片封装清洗:

合明科技研发的水基清洗剂配合合适的清洗工艺能为芯片封装前提供洁净的界面条件。

水基清洗的工艺和设备配置选择对清洗精密器件尤其重要,一旦选定,就会作为一个长期的使用和运行方式。水基清洗剂必须满足清洗、漂洗、干燥的全工艺流程。

污染物有多种,可归纳为离子型和非离子型两大类。离子型污染物接触到环境中的湿气,通电后发生电化学迁移,形成树枝状结构体,造成低电阻通路,破坏了电路板功能。非离子型污染物可穿透PC B 的绝缘层,在PCB板表层下生长枝晶。除了离子型和非离子型污染物,还有粒状污染物,例如焊料球、焊料槽内的浮点、灰尘、尘埃等,这些污染物会导致焊点质量降低、焊接时焊点拉尖、产生气孔、短路等等多种不良现象。

这么多污染物,到底哪些才是最备受关注的呢?助焊剂或锡膏普遍应用于回流焊和波峰焊工艺中,它们主要由溶剂、润湿剂、树脂、缓蚀剂和活化剂等多种成分,焊后必然存在热改性生成物,这些物质在所有污染物中的占据主导,从产品失效情况来而言,焊后残余物是影响产品质量最主要的影响因素,离子型残留物易引起电迁移使绝缘电阻下降,松香树脂残留物易吸附灰尘或杂质引发接触电阻增大,严重者导致开路失效,因此焊后必须进行严格的清洗,才能保障电路板的质量。

合明科技运用自身原创的产品技术,满足芯片封装工艺制程清洗的高难度技术要求,打破国外厂商在行业中的垄断地位,为芯片封装材料全面国产自主提供强有力的支持。

推荐使用合明科技水基清洗剂产品。


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