扇出型晶圆级封装工艺流程概述

扇出型晶圆级封装（Fan - Out Wafer Level Package，FOWLP）是一种先进的封装技术，在现代半导体封装领域具有重要地位。

一、扇出型晶圆级封装工艺流程介绍

扇出型晶圆级封装技术旨在解决传统封装技术在应对高密度布线、高性能要求以及多芯片集成等方面的局限性。它能够在芯片尺寸以外的区域进行I/O接点的布线设计，从而提高I/O接点数量，并且利用RDL（重分布层）工艺增加芯片可使用的布线区域，充分利用芯片有效面积以降低成本。这种封装技术完成芯片锡球连接后，无需封装载板便可直接焊接在印刷线路板上，有助于缩短信号传输距离，提高电学性能，能够形成功率损耗更低、功能性更强的芯片封装结构，因此被广泛应用于系统级封装（System in a Package，SiP）和3D芯片封装等领域 。

二、扇出型晶圆级封装工艺流程步骤

（一）基于不同工艺组合的流程

1. 面朝上的先芯片处理（Chip first - face up）

• 首先，将芯片以线路面朝上的方式放置。

• 接着采用RDL（重分布层）工艺构建凸块，RDL工艺是扇出型封装中的关键工艺，它通过在晶圆表面沉积金属层和绝缘层形成相应的金属布线图案，对芯片的I/O焊盘重新布局。在这个过程中，可能会涉及到如在晶圆表面涂覆感光绝缘材料（如PI材料），使用光刻机进行曝光显影，溅射Ti作为阻挡层和Cu作为导电的种子层，涂覆光刻胶曝光显影后电镀铜，最后剥离光刻胶并蚀刻Ti/Cu种子层等操作来完成RDL的制作。

• 然后让I/O接触点连接，通过这些连接实现芯片与外部的电气连接。

• 最后对单元芯片进行切割，将封装好的芯片从晶圆上分离出来。不过这种工艺由于需要利用化学机械抛光（CMP）将塑封层减薄，所以成本较高，一般封装厂较少采用 。

2. 面朝下的先芯片处理（Chip first - face down）

• 芯片以线路面朝下的方式进行操作，与面朝上的先芯片处理的区别主要在于芯片带有焊盘一侧的放置方向不同。

• 先进行芯片的放置，然后进行相关的布线和连接操作，在移除载板并添加RDL制程时易造成翘曲，所以在工艺操作时需要提前防范。这种工艺在封装厂应用较多，例如苹果的A10处理器就采用了这种封装工艺 。

3. 面朝下的后芯片处理（Chip last - face down）

• 首先在临时胶带表面进行RDL工艺，先构建好布线层。

• 之后通过面朝下的方式将芯片与RDL互连，在这个过程中要确保芯片与布线层的准确连接。

• 接着在注塑机中进行塑封，塑封的目的是保护芯片和内部的连接结构。

• 然后进行植锡球操作，锡球是芯片与外部电路板连接的重要部件。

• 最后完成切割，得到单个的封装芯片。这种工艺先采用RDL工艺，可以降低芯片封装制程产生的不合格率，目前在封装厂应用也较多 。

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（二）通用流程步骤

1. 切割

• 从晶圆代工厂生产完成的晶圆经过测试后进入生产线，扇出型封装的第一步是将来料晶圆切割成为裸晶。扇出型封装的特点是将切割后的裸晶组合成为重构晶圆，重构晶圆上裸晶之间的距离相对更大，这有利于构造单位面积更大、输入输出（I/O）更多的芯片成品 。

2. 塑封、去除载片

• 在完成重构晶圆的贴片后，对重构晶圆进行塑封。塑封材料可以是环氧树脂等，塑封的作用是固定和保护裸晶，防止芯片受到外界的物理损伤和化学腐蚀。

• 然后将重构晶圆载片移除，这样可以将裸晶对外的输入输出接口（I/O）露出，为后续的布线和连接操作做好准备 。

3. 制作再布线层（RDL）

• 为了将裸晶上的接口（I/O）引出至方便焊接的位置，在晶圆上通过金属布线工艺制作再布线层（RDL）。RDL的制作工艺有多种，如感光高分子聚合物+电镀铜+蚀刻，首先在整个晶圆表面涂覆一层感光绝缘的PI材料，然后使用光刻机对感光绝缘层进行曝光显影；感光绝缘层在200℃的环境下烘烤一小时后形成大约5微米厚的绝缘层；在175℃的环境下通过PVD设备在整个晶圆表面溅射Ti作为阻挡层（Barrier Layer）和Cu作为导电的种子层；再通过涂覆光刻胶曝光显影；接着在暴露出来的Ti/Cu层上电镀铜，用于增加铜层厚度，确保芯片线路的导电性；剥离光刻胶并蚀刻Ti/Cu种子层，此时第一层的RDL制作完成。重复上述步骤便可形成更多层的RDL线路。另一种工艺PECVD+Cu - damascene+CMP也可用于制作RDL，这种工艺使用SiO2或Si3N4作为绝缘层，并使用电镀工艺在整个晶圆上沉积一层铜，然后使用CMP去除凹槽外多余的铜和种子层以制备RDL的铜导电层 。

4. 晶圆减薄

• 为使芯片成品更轻薄，对晶圆进行减薄加工。晶圆减薄可以采用化学机械抛光（CMP）等工艺，通过去除晶圆表面的部分材料，达到减小晶圆厚度的目的。减薄后的晶圆在后续的应用中可以更好地满足电子设备对于小型化、轻量化的要求，同时也有助于提高芯片的散热性能等 。

5. 植球

• 在再布线层（RDL）所连接的金属焊盘上进行植球操作。植球是将焊膏和焊料球通过掩膜板进行准确定位，将焊料球放置于凸点下金属层（UBM）上，UBM采用和RDL类似的工艺流程制作，然后将带有焊料球的晶圆放入回流炉中，焊料经回流融化与UBM形成良好的浸润结合，达到良好的焊接效果，这些焊料球将作为芯片与印刷电路板（PCB）连接的接口 。

6. 晶圆切割、芯片成品

• 最后将重构晶圆进行切割，以得到独立的芯片。切割过程需要精确控制，确保每个芯片的完整性和性能，切割后的芯片就可以用于各种电子设备的组装和应用了 。

三、扇出型晶圆级封装工艺的关键技术

（一）重分布层（RDL）技术

1. RDL技术原理

• RDL技术是在晶圆表面沉积金属层和相应的介质层，并形成金属布线，在芯片上构建一层金属线路网络。它的主要作用是将裸片（芯片）的I/O（输入/输出）端口进行重新布局，把这些端口通过半导体工艺的方式延伸到芯片的表面，扩展布局到新的、占位更为宽松的区域，并形成面阵列排布。这样一来，在封装过程中就可以直接连接到重布线层上的触点，而不只是连接到裸片的边缘。例如，在传统封装中，裸片的I/O触点通常位于芯片的边缘或四周，限制了连接密度和封装的灵活性，而RDL技术可以有效解决这个问题，提高了连接密度、降低了封装难度，并提供了更灵活的布线选项，从而提高了封装的灵活性和可靠性。由于RDL技术可以实现更短的信号传输路径、更好的电热性能和噪声抑制能力，所以在对热管理和信号完整性要求较高的应用中，如高性能计算、通信设备等，具有很大的优势 。

2. RDL工艺步骤

• 首先在整个晶圆表面涂覆一层感光绝缘的PI材料，这层材料将作为后续工艺的基础。

• 然后使用光刻机对感光绝缘层进行曝光显影，通过光刻技术将设计好的电路图案转移到感光绝缘层上。

• 感光绝缘层在200℃的环境下烘烤一小时后形成大约5微米厚的绝缘层，烘烤过程有助于提高绝缘层的性能和稳定性。

• 在175℃的环境下通过物理气相沉积（PVD）设备在整个晶圆表面溅射Ti作为阻挡层（Barrier Layer）和Cu作为导电的种子层，阻挡层可以防止不同金属层之间的相互扩散，种子层则为后续的电镀铜提供导电基础。

• 再通过涂覆光刻胶曝光显影，进一步确定需要电镀铜的区域。

• 接着在暴露出来的Ti/Cu层上电镀铜，电镀铜的目的是增加铜层厚度，确保芯片线路的导电性，因为铜具有良好的导电性能。

• 最后剥离光刻胶并蚀刻Ti/Cu种子层，此时第一层的RDL制作完成。如果需要多层RDL线路，则重复上述步骤即可。

• 以感光高分子聚合物+电镀铜+蚀刻这种常见的RDL工艺为例，其步骤如下：

（二）芯片的精确放置与定位技术

1. 芯片放置的准确性要求

• 在扇出型晶圆级封装中，芯片位置的精确度非常关键。在重新建构排布时，必须要维持芯片从抓取到放置（Pick and Place）于载具上的位置不发生偏移，甚至在铸模作业时，也不可发生偏移。因为如果芯片位置发生偏移，会导致后续的布线连接不准确，影响芯片的电气性能和封装的成品率。例如，在面朝下的先芯片处理工艺中，芯片的精确放置对于后续的RDL制程以及整个封装的质量都有着至关重要的影响。如果芯片放置不准确，在移除载板并添加RDL制程时，可能会造成芯片与布线层之间的连接不良，或者导致芯片在后续的加工过程中受到不均匀的应力，从而产生翘曲等问题 。

2. 实现精确放置的技术手段

• 为了实现芯片的精确放置，通常会采用高精度的芯片拾取和放置设备。这些设备具有精确的定位系统，可以将芯片准确地放置在预定的位置上。同时，在放置过程中，还会采用视觉识别技术，通过摄像头等设备对芯片的位置进行实时监测和调整。此外，载具的设计也对芯片的精确放置有着重要影响，载具需要具有高精度的平面度和定位结构，以确保芯片能够稳定地放置在正确的位置上。

（三）晶圆的翘曲控制技术

1. 晶圆翘曲产生的原因

• 芯片放置于临时载板的过程中，晶圆经过切割后，芯片在载板上重新排布时会产生翘曲（Warpage）问题。这是因为重新建构的晶圆含有塑胶、硅及金属材料，硅与胶体的比例在X、Y、Z三方向不同，铸模在加热及冷却时的热胀冷缩会影响晶圆的翘曲行为。例如，在面朝下的先芯片处理工艺中，当移除载板并添加RDL制程时，由于材料的热膨胀系数差异和工艺过程中的应力变化，容易导致晶圆翘曲。晶圆翘曲会影响芯片与其他部件的连接质量，增加封装的难度和降低成品率 。

2. 翘曲控制的技术措施

• 为了控制晶圆的翘曲，可以从材料选择、工艺优化和设备改进等方面入手。在材料选择方面，可以选择热膨胀系数匹配的材料来制作芯片、载板和封装材料等，减少由于材料差异导致的翘曲。例如，选择合适的环氧树脂材料用于塑封，可以降低其与硅芯片之间的热膨胀系数差异。在工艺优化方面，合理控制加热和冷却的速率，避免温度急剧变化导致的翘曲。在设备改进方面，采用高精度的压力控制系统，在塑封等工艺过程中均匀施加压力，减少应力不均匀导致的翘曲。

四、扇出型晶圆级封装工艺流程的优势与不足

（一）优势

1. 封装尺寸小

• 由于没有引线、键合和塑胶工艺，封装无需向芯片外扩展，使得扇出型晶圆级封装（FOWLP）的封装尺寸几乎等于芯片尺寸。这种小型化的封装尺寸符合现代电子设备对于小型化、轻薄化的发展趋势，例如在智能手机、可穿戴设备等对空间要求苛刻的产品中，可以有效节省电路板空间，提高产品的集成度 。

2. 高传输速度

• 与传统金属引线产品相比，FOWLP一般有较短的连接线路。在高效能要求如高频下，较短的连接线路可以减少信号传输的延迟，提高信号传输的速度和质量。例如在高速通信芯片的封装中，扇出型晶圆级封装可以更好地满足高速信号传输的要求，有助于提高通信设备的性能 。

3. 高密度连接

• FOWLP可运用数组式连接，芯片和电路板之间连接不限制于芯片四周，提高了单位面积的连接密度。这使得在相同的芯片面积上可以实现更多的I/O连接点，满足现代芯片对于多功能、高性能的需求。例如在多芯片模块（MCM）封装中，可以通过扇出型晶圆级封装实现多个芯片之间的高密度连接，提高系统的集成度和性能 。

4. 生产周期短

• 扇出型晶圆级封装从芯片制造到、封装到成品的整个过程中，中间环节大大减少。相比于传统的封装工艺，它不需要进行引线框架的组装、键合等复杂工序，生产效率高，周期缩短很多。这有助于提高芯片的生产效率，降低生产成本，并且可以更快地将产品推向市场，满足市场的快速变化需求 。

5. 工艺成本低

• FOWLP是在硅片层面上完成封装测试的，以批量化的生产方式达到成本最小化的目标。其成本取决于每个硅片上合格芯片的数量，随着芯片设计尺寸减小和硅片尺寸增大的发展趋势，单个器件封装的成本相应地减少。而且FOWLP可充分利用晶圆制造设备，生产设施费用低。例如在大规模生产的情况下，扇出型晶圆级封装可以通过规模经济降低封装成本，提高产品的竞争力 。

6. 异构集成能力

• 扇出型晶圆级封装能够实现多芯片和组件的异构集成。它可以将不同功能、不同工艺制造的芯片集成在一起，形成一个功能更强大、性能更优越的系统级封装。例如，可以将处理器芯片、存储器芯片和传感器芯片等集成在一个封装内，实现系统的小型化和高性能化，这在物联网（IoT）设备、智能汽车等领域有着广泛的应用前景 。

（二）不足

1. 焊接点的热膨胀问题

• 因FOWLP的结构与球栅阵列（BGA）相似，FOWLP焊接点的热膨胀情况与BGA非常相近，FOWLP中锡球的关键位置在芯片的下方，同样在芯片和印刷电路板（PCB）之间也会发生热膨胀系数不匹配的问题。当芯片在工作过程中温度发生变化时，由于热膨胀系数的差异，焊接点会受到应力的作用，可能导致焊接点的开裂、松动等问题，从而影响芯片的电气连接和可靠性 。

2. 芯片位置的精确度要求高带来的挑战

• 如前面所述，在重新建构排布时，必须要维持芯片从抓取到放置（Pick and Place）于载具上的位置不发生偏移，甚至在铸模作业时，也不可发生偏移。这种对芯片位置精确度的高要求增加了封装工艺的难度。在实际生产过程中，要实现高精度的芯片放置需要昂贵的设备和复杂的技术手段，并且即使采用了这些措施，仍然存在芯片位置偏移的风险，一旦芯片位置发生偏移，就会影响封装的质量和成品率 。

3. 晶圆的翘曲问题

• 芯片放置于临时载板的过程中，晶圆经过切割后，芯片在载板上重新排布时产生的翘曲（Warpage）问题仍然是一个重大挑战。尽管可以采取一些措施来控制翘曲，但由于涉及到多种材料的复合结构以及复杂的工艺过程，要完全解决翘曲问题仍然比较困难。晶圆翘曲会导致芯片与其他部件的连接不良，影响封装的质量和性能，并且可能会导致芯片在后续的使用过程中出现可靠性问题 。

4. 模具移位问题

• 模具移位是扇出型晶圆级封装中的另一个工艺难题，它是指放置在载体晶圆上和包覆成型过程中模具轻微移动。对于基于晶圆的技术来说，模具移位是一个挑战，并且随着对面板级封装的尺寸变大，模具移位变得更加关键。模具移位会影响芯片的封装形状和尺寸精度，导致封装不合格，增加生产成本 。

五、扇出型晶圆级封装工艺流程实例分析

以苹果公司在其A10处理器中采用的面朝下的先芯片处理工艺为例。

（一）工艺选择的原因

1. 性能与成本的平衡

• 面朝下的先芯片处理工艺在满足A10处理器性能要求的同时，能够在成本方面达到较好的平衡。这种工艺可以利用已有的设备和技术基础，通过合理的工艺优化来实现

先进芯片封装清洗介绍

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